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三维叠层芯片封装的可靠性研究pdf

发布时间:2019-08-02 03:12 来源:未知 编辑:admin

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  独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地方 外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 作者签名: 日期: 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定,有权保留并向国家有关部门或机构送交论文的复印件和磁盘, 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 (保密的学位论文在解密后应遵守此规定) 作者签名: 导师签名: 日期: 年 月 日 摘要 摘 要 随着电子封装技术向更小和更高密度方向发展,三维封装方式应运而生。叠 层芯片封装提高了封装密度,减小芯片之间的互连长度,使器件的运行速度得到 提升,另外还可以通过芯片叠层实现器件功能的多样化,因此叠层芯片封装技术 得到越来越多的应用。但是电子封装集成度的迅速增加,必然对封装材料的热传 导性能、介电性能、耐高温性能等方面提出更高的要求,需要研究和开发与新的 封装技术相适应的新型封装材料。与此同时,电子封装向高集成、高密度的发展, 电子组件所承载的力学、热学、电学负荷越来越高,因此电子封装的可靠性验证 及研究就显得尤为必要。 三维叠层芯片封装技术需要考虑如何将多个芯片叠放到一起,因此关键是如 何进行芯片与框架的粘贴,芯片与芯片的粘贴,芯片与塑封料的粘接,以及芯片 与芯片之间电路的焊线连接。叠层芯片封装需要减薄芯片的厚度,这样做的目的 是在芯片数量增加的情况下保持塑封体厚度不变,从而不必对封装工艺进行大变 动。然而芯片厚度的减小会带来一些问题,包括芯片刚度的降低,在封装过程中 由于需要进行加热以及机械传输,产生的应力容易使芯片发生变形和断裂。另外, 叠层芯片整体厚度增加会导致芯片到塑封体表面的距离减小,水汽更容易侵入芯 片和塑封料界面,导致分层的产生和扩展。 本论文首先在分析了叠层芯片封装的特点之后,总结出工艺难点,包括晶圆 研磨后应力发生翘曲和断裂,芯片的粘贴,低弧度引线键合,封装的潮敏感级别 等,并根据这些结论设计实验参数和方案。然后通过传统环氧树脂芯片粘合剂和 环氧树脂薄膜两组芯片间的粘贴材料,使用成熟的 TSOP (Thin Small Outline Package)封装形式,设计封装流程,选择材料和设备,安排叠层封装工艺实验。 然后通过封装制程控制计划,对相应封装工艺进行跟踪,封装完成后使用 X 射线 和 C-SEM 检测,进一步确认叠层芯片封装的失效机制,提出工艺的改进方案。最 后使用经过工艺优化后的合格叠层芯片封装样品进行可靠性验证和研究,包括预 处理测试、恒温恒湿测试、高速加速应力测试 (非偏置)、高温存放实验和高低温 循环测试。最后通过分层失效机理的分析,进一步提出产品可靠性的优化方案。 关键词: 叠层芯片封装,封装工艺,封装可靠性,失效机理,TSOP 封装 I ABSTRACT ABSTRACT With the development of electronic technology, three-dimensional packaging is developed to meet the requirements of smaller size and higher densit package. Stacked die package is a widel used three-dimensional packaging technology, it improves the densit of electronic products, reduces the interconnect wire length between the chips, increases the operating speed of the device and achieved multifunction in a device. But the rapid increase in integration densit electronic packaging is bound to higher requirement of thermal conductivity, dielectric properties, performance of packaging materials. So, it requires development of new packaging materials and technologies. At the same time, electronic components are hosted b higher mechanical, thermal, electrical stress, so the stud on reliabilit of stacked die package is more and more important. Stacked die package needs to multiple chips vertically, the adhesive between chips, chips and lead frame, chips and the plastic material and interconnection is the key. In this paper, the wa to achieve interconnection is wire bonding. In order to avoid major changes to the packaging process, reduce the thickness of the stacked die to ensure that the overall package thickness unchanged. However, reducing the thickness of the chips will cause the chip to reduce the stiffness. Deformation easil occur during heat treatment, it ma cause die chipping and crack. Further, due to the reduced thickness of the plastic, the abilit to prevent moisture intrusion in interface of material will be reduced and will lead to delamination and cracks. This paper design parameters for the experiment based on these conclusions after analyzing the characteristics of the stacked die package. This paper designed stacked die packaging process, selected materials and equipments based on mature TSOP Thin Small Outline Package packaging technology, used ( ) conventional epox resins and epox film as adhesive materials. Then through packaging process control plan, tracked the failure mode in the process, used X-rays and C-SAM testing after the completion of process, further confirmed the failure mechanism of stacked die package. Then, proposed improvement of the stacked die package process based on the conclusion. Finally, use good stacked die package samples of the two groups for reliabilit test, including pre-condition test, constant temperature and humidit testing, non-biased high-speed accelerated stress testing, temperature cycling and high temperature storage test, analyzed the failure mechanism of the delamination, and proposed optimization of product II ABSTRACT reliability. Keywords: stacked die package, packaging technology, packaging reliability, failure mechanism, TSOP package III 目录 目 录 第一章 绪论1 1.1 电子封装技术的发展1 1.2 三维封装技术概述2 1.3 叠层芯片封装3 1.4 TSOP 叠层芯片封装4 1.4.1 TSOP 封装概述 4 1.4.2 TSOP 叠层芯片封装 5 1.5 封装的可靠性9 1.5.1 可靠性的概念 9 1.5.2 电子封装的失效机理 9 1.5.3 可靠性的研究方法 11 1.5.4 电子封装的失效分析 12 1.6 本论文的目的和研究内容12 第二章 叠层芯片封装的特点及工艺设计14 2.1 晶圆减薄14 2.1.1 晶圆研磨翘曲的问题和设计 14 2.2 晶圆切割16 2.2.1 崩裂产生的原因 17 2.2.2 晶圆切割工艺设计 18 2.3 芯片贴装19 2.4 引线 超低弧度引线 芯片间的引线 叠层芯片封装的潮敏级别22 2.5.1 封装材料与潮敏级别 23 2.5.2 封装工艺与潮敏级别 25 2.5.3 产品结构的影响 26 2.6 本章小结26 第三章 叠层芯片封装的工艺实施方案28 3.1 叠层芯片封装工艺流程28 IV 目录 3.2 封装材料33 3.2.1 引线 实验材料清单 37 3.3 封装工艺设备37 3.4 制程控制计划38 3.5 工艺缺陷及优化方案40 3.5.1 缺陷统计 40 3.5.2 缺陷分析 41 3.5.3 工艺优化方案 43 3.6 本章小结44 第四章 叠层芯片封装的可靠性验证及优化45 4.1 可靠性验证条件46 4.2 可靠性验证结果及分析48 4.3 分层失效机理研究及优化50 4.3.1 分层失效机理的研究 50 4.3.2 改善可靠性的实验研究 52 4.4 本章小结57 第五章 总结与展望58 5.1 本论文主要成果58 5.2 工作的展望59 致 谢61 参考文献62 V 第一章 绪论 第一章 绪论 随着信息技术的发展,电子产品对体积、容量、功能以及成本等方面提出更 高的要求,电子封装向高集成、高密度的发展。以存储类产品为例,增加容量的 关键在于提高单个存储芯片的容量。目前,虽然借助先进的制造工艺,可以增加 单个芯片的存储密度,使得芯片在更小的空间内存储更多的数据,但是工艺设计 和制造成本也越来越大。在外形尺寸相同的前提下,使存储类产品具备更大的存 [1] 储容量,需借助于三维叠层芯片封装技术 。三维叠层芯片封装作为一种新的封装 形式,推进电子产品向着高密度化、高可靠性、低功耗、高速化以及小型化方向 发展。 1.1 电子封装技术的发展 电子封装最初主要是为了给芯片等器件提供物理支撑、保护及互连,但是随 着芯片制造技术的发展,封装技术也不断得到发展,以满足芯片高性能、多功能 以及小型化发展的要求。从上世纪 70 年代前至今,电子封装技术的发展大致可以 [2] 分为下面几个阶段 : (1) 在 20 世纪 70 年代以前 主要是插装型封装。包括陶瓷双列直插封装 CDIP (Ceramic Dual In-Line Package PDIP Plastic Dual In-Line Package )、金属圆形封装、和塑料双列直插封装 ( )。 由于PDIP 性能较好、成本低并且能够批量生产而成为主流产品。但是在由于受到 密度和频率等方面的限制,无法实现生产的自动化。 2 20 80 () 在 世纪 年代以后 主要是表面贴装类型的四边引线封装。表面贴装技术对电子封装技术的发展 具有里程碑的意义,它得到广泛的应用和发展。一些表面安装技术的封装形式如 QFP Quad Flat Package PLCC Plastic Lead 四边引线扁平封装 ( )、塑料引线片式载体 ( Chip Carrier )、和小外形封装 SOP (Small Outline Package )等封装形式相继产生, 迅速发展。这个时期塑料四边引线扁平封装 PQFP (Plastic Quad Flat Package )成 为主导产品,是因为它有着密度高,小引线节距,低成本并适于表面安装的特点。 但是它无法满足微处理器对封装的在密度、频率以及电路输入和输出数量的要求。 TSOP (Thin Small Outline Package )是薄型小尺寸封装,它的封装体总体厚度不得 超过 1.27mm、引脚之间的间距为 0.5mm 。TSOP 封装具有成本低廉,产品良率高 等优点,在 DRAM 和 Flash 存储器的封装方面得到了广泛的应用。 1 电子科技大学硕士学位论文 (3 ) 在 20 世纪 90 年代以后 因为超大规模集成电路对高密度和更高速度的要求,电子封装从四方平面阵 列型集成电路封装发展,出现球栅阵列封装BGA (Ball Grid Arra )并很快成为主 流产品。芯片尺寸封装和后来发展的各种更小尺寸的芯片级封装(Chip Size Package )以及与它是在同一时期的多芯片模块(Multi Chip Module )蓬勃发展, 被视为电子封装技术的革命。同时,三维的(3 Dimension )封装和 SIP 封装系统 (System in Package )迅速发展,以满足不断增加的电路密度和功能的需要[3]。 随着芯片尺寸封装、晶圆级封装达到二维封装极限,开始需要考虑使用垂直空 间的三维叠层封装。三维封装突破传统的二维扁平封装的概念,使得组装效率大 幅度的提高。它使单个封装体内可以堆叠多个芯片并将芯片直接互连,互连线长 度显著缩短,信号传输得更快,所受干扰更小。另外,它将多个不同功能芯片堆 叠在一起,使单个封装体实现更多的功能和容量,从而形成系统芯片封装新思路; 采用三维叠层封装的芯片还有功耗低、速度快、引脚数目多等优点,这使电子信 [4] 息产品的尺寸和重量减小数十倍 。 1.2 三维封装技术概述 三维封装形式主要分为三类:埋置型、有源基板型和叠层型。 (1) 埋置型 埋置型就是将芯片埋置在多层基板中,通过高密度的互连的方式与顶层组装芯 片连接。 (2 ) 有源基板型 有源基板型主体是 Si 或者 GaAs 衬底上的电路,并与顶层组装的芯片连接。 3 () 叠层型 叠层型就是将多个芯片、封装体、电子组件或者晶圆在二维封装的基础上通过 叠层互连,构成三维立体封装形式 [3] 。它具有尺寸小,的芯片互连线mm),Si 效率高(可以达到 400%甚至更高)的特点。 三维封装技术提高了封装密度,增强产品的功能,增加速度,降低噪音和功 耗,实现电子设备的小型化和多功能化等。另外,它还可以提高了设计的灵活性, 缩短开发时间。与二维封装系统相比,三维叠层封装有着成本低,生产周期短, 设计灵活性的优点,它消除了整合不同类型的器件到单一的硅芯片上的困难。一 个典型的晶圆级三维堆叠芯片封装,工艺步骤包括是更小的芯片之间的互连,减 薄,最终成型。通过硅通孔使叠层更有效,晶圆减薄是另一个重要的技术,可以 得到一个短的 TSV 尺寸使堆叠更有效。通过堆叠两个或两个以上的芯片,实现三 2 第一章 绪论 维封装的功能整合。 在三维封装中,由于三维器件替代单芯片封装,电子器件的尺寸和重量能够 得到大幅降低,可以降到原来的 l/40~1/50。对分立器件封装、二维封装和三维封 装进行了体积和重量的对比(以 SRAM 和 DRAM 为例)如表 1-1 所示。 表 1-1 分立、二维和三维封装体积和重量对比 三维封装不仅大大减少了封装的体积和重量,也通过三维立体封装结构使得 芯片占用电路基板的面积减小,三维封装对电路基板的利用效率是二维封装的 1 [4] 倍以上 。 三维叠层芯片封装结构通过提供比二维封装结构更多的相邻的元件,大大缩 短了布线长度,提高了配线的效率,而且还可以降低寄生电容和电感,设备之间 的信号传输时间大大缩短,系统的延迟可以减小,系统的功耗也将减小,性能得 [5] 到提高 。 1.3 叠层芯片封装 叠层芯片封装是三维封装的一种形式,它主要应用于移动手机、数码相机和 电脑等电子产品的闪存芯片。为了减小封装的体积,提高封装密度,提高产品的 运行速度等性能,以及实现产品功能的多样化,叠层芯片封装需要将多个芯片层 叠并连接起来。要实现将叠层芯片之间的连接,就要在基板上通过粘接材将芯片 料粘接起来,然后通过金线或者铜线来实现互连,封装器件通过焊球与印刷电路 板连接起来,不同的是叠层芯片封装是在垂直方向把多芯片粘贴然后进行封装。 3 电子科技大学硕士学位论文 由于散热等问题的存在,现在的叠层封装主要应用于内存和闪存等数据存储 方面。叠层芯片封装的四种不同的形式如图 1-1 所示。 图 1-1 叠层芯片封装的不同结构 (1) A 是由 4 颗面积递减的芯片组成,通过芯片堆叠组成梯形结构,可以在 没有被上层芯片覆盖的芯片表面焊线 () 是由 颗面积相似的芯片组成,通过一颗空白硅片来支撑上层芯片, 使芯片和芯片之间有足够的空间进行焊线 ) C 与 B 类似,但是在 4 颗芯片中没有专门用于支撑的空白硅片,而是将 这颗芯片旋转 90 度,便于在芯片前后直接焊线 ) D 模型是 C 的进一步的变化,它是由两块旋转 90 度的芯片组成[6][7] 。 1.4 TSOP 叠层芯片封装 1.4.1 TSOP 封装概述 TSOP (Thin Small Outline Package )是一种多年应用于存储器件如静态随机存 储器 (SRAM),动随机存储器 (DRAM ),和闪存 (Flash Memor )的薄型金属引 线框架封装形式,目前仍然得到广泛的应用,特别是在内存和闪存等数据存储方 面以及在嵌入式应用市场如顶盒,游戏机,数码相机,数码摄像机,手持数码音 乐播放机等。将叠层封装的技术引入到传统的 TSOP 封装中,可以提高存储密度, 将更高密度的存储器件移植到相同的系统主板上,以适应嵌入式应用市场的要求。 TSOP 是在 SOP 基础上发展出来的薄型封装,封装体的厚度为 1±0.05mm,总 高度不超过 1.2mm。封装体呈矩形,是一种使用金属引线框架 (Lead frame )的封 装形式。外管脚为 Gull Wing 型式,外管脚的底面到封装体的底面最大距离为 0.15mm;外管脚分布在封装体的两边,外管脚分布在封装体的短边的TSOP 称为 4 第一章 绪论 TSOP Type I,外管脚分布在封装体的长边的 TSOP 称为 TSOP Type II 。TSOP Type I 的外管脚数有 24 ,32 ,40 ,48 ,56 等,外管脚的间距为 0.5mm 。TSOP Type II 的外管脚数有很多种,主要在 28 到 86 之间,外管脚的间距主要有 0.4mm,0.5mm, 0.65mm,0.80mm,1.27mm 等。TSOP Type I 的外形尺寸遵循JESD MO-142 ,TSOP Type II 的外形尺寸遵循 JESD MS-024 ,MO-249 等。本文所讨论的 TSOP 封装为 TSOP Type I,如图 1-2 所示。 图 1-2 TSOP Type I 封装 1.4.2 TSOP 叠层芯片封装 TSOP Chip on Chip CoC Package on 目前, 封装的叠层方式主要有 ( )叠层和 Package (PoP )叠层,其目的是通过堆叠提高存储密度,比如可以通过堆叠两个 1Gb 的芯片的就可使一个 TSOP 封装达到 2Gb 的容量;堆叠四个 1Gb 的芯片即达 4Gb 4Gb TSOP PoP 8G [8] 到 的容量;将两个 封装进行 叠层即可以达到 的容量 。 以下简要地介绍了五种主要的叠层方式,随着技术的发展,不断会有新的叠 层方式出现,以两个芯片的叠层为例来示意各种叠层形式,实际的叠层数量不是 只局限于此,其中第一到第四种为 CoC 的叠层,第五种为PoP 的叠层。 (1)使用 Spacer 叠层 5 电子科技大学硕士学位论文 使用 Spacer 来形成上下两个芯片之间的空间,以提供下层的芯片上的引线键 合所需要的空间位置。Spacer 主要是使用硅单芯片,也有使用高分子橡胶材料的 Spacer。对于这种叠层形式,业界通常为称 N+n 的叠层,N 表示芯片的数量,n 表 示 Spacer 的数量。比如对于两个闪存芯片加上一个 Spacer 的叠层称作 2+1 ,四个 附存芯片加上三个 Spacer 的叠层称作4+3 。图 1-3 是一个 2+1 叠层示意图。 图 1-3 是一个 2+l 叠层的示意图。 Spacer 的尺寸设计通常是根据芯片的尺寸大小,芯片上应力敏感区域的面积 和封装工艺的要求来确定。由于 Spacer 是直接与芯片的正面有效电路区粘接, Spacer 的粘接一般使用非导电芯片粘接材料,并且粘接材料的填料的选择要考虑 到不能破坏芯片正面的钝化层。 2 ()错位叠层 为了避免使用空白芯片作为 Spacer,一种方式就是将芯片上的键合衬垫置于 芯片的一边,从而使得上下层芯片可以错位堆叠(Stair Stacking )。采用台阶式错 位叠层,可以降低叠层的高度,同样的叠层高度空间可以容纳更多的芯片,或者 是对于同样数量的芯片的叠层,每个芯片的厚度可以更大,从而降低封装的成本; 另外还简化了封装的制造流程,消除了使用 Spacer 带来的材料和加工成本以及相 应的设备投入等。由于 TSOP 封装的外管脚分布在封装体的两边,在键合衬垫居 于一边的情况下,一般使用 Chip on Lead (CoL )的引线框架,将管脚延伸至芯片 上键合衬垫所在的一侧。图 1-4 是一个使用 CoL 引线框架的两层芯片错位叠层的 示意图。 6 第一章 绪论 图 1-4 双层芯片错位叠层示意图 3 ()垂直叠层 在 TSOP 封装中,由于引脚布置和封装体面积的限制,芯片的堆叠不能使用 十字交叉式的方式,对于芯片上的键合衬垫分布在两边的芯片的堆叠,除了使用 Spacer Straight ,还可以通过将键合线嵌入在芯片粘接材料中的垂直叠层 ( Stacking)方式来实现。目前业界主要有两种实现方式,一种是使用较厚的干膜芯 片粘接材料,通常被称为 Film Over Wire (FOW ),一般为 60µm~75µm 厚度。在 芯片粘贴时,芯片及键合线被加热到一定的温度,当芯片下压,FOW 材料接触到 键合线后受热软化,通过控制芯片下压的移动速度和压力,可以使得键合线穿透 材料而不会被损伤。从而实现键合线的嵌入。另外一种是使用胶体状粘接胶水, 通常被称为 Spaceless Die Attach Paste ,胶水中有一些 60µm~75µm 的填料颗粒, 它们比较均匀地分布在两层芯片间起到支撑作用,用来在上下层芯片侧形成足够 的空间以使得键合线能够嵌入在材料中不会被损伤。由于对材料的工艺性能要求 很高,如填料颗粒在芯片上分布的均匀性和胶水的流动性控制等,目前还没有很 成熟的材料。图 1-5 是一个两层芯片垂直叠 层的示意图。 图 1-5 双层芯片叠层示意图 4 ()双面叠层 将芯片分置于引线框架品片衬垫的两面,如图 1-6 所示。由于是同一种芯片以 Back to Back 背靠背 ( )的形式布置而上下两面的芯片的键合衬垫与引线框架的互 I/O Mirror 联仍需一致,所以需要上下两面的芯片的 成镜像分布即所谓的镜像芯片( 7 电子科技大学硕士学位论文 Die )或者芯片本身有镜像功能。此外,引线框架的键合区域需要双面电镀银,受 良品率的影响,这种引线框架的成本较高。另外,由于在芯片粘贴和引线键合的 过程中必须要支撑在芯片的表面,所使用的工装和夹具要特别设计和表面使用耐 高温的涂附材料以防止损伤芯片表面的钝化层,因此这种方式较少使用。 图l-6 双层芯片双层叠层示意图 (5 )封装叠层 TSOP 的封装叠层就是将两个或者多个TSOP 封装体堆叠在一起,主要是两个 TSOP 封装的叠层。目静业界主要有两种实现形式,一种是直接将两个 TSOP 封装 的管脚焊接在一起如图1-7 所示。另外一种使用PCB 作为连接层(Interposer ),TSOP 封装的管脚焊接在 PCB 上。 图 1-7 引脚焊接的2 个 TSOP 封装叠层 8 第一章 绪论 TSOP 与PBGA 封装虽然同样都是 SMT 组件,但是 TSOP 成本优势明显。TSOP 封装的封装材料成本约占总成本的 50%左右,如果使用叠层芯片封装,增加封装 成本主要是黄金和环氧模材料的增加,因此只需要增加少量成本就能将单位封装 体上的功能及应用成倍提升,它也减少了带回订单处理成本。叠层芯片封装技术 是一项非常重要的技术,它是一个与封装技术的兴起的革命。因此,研究 TSOP 叠层芯片封装技术仍然具有重要的现实意义。 1.5 封装的可靠性 1.5.1 可靠性的概念 可靠性是指产品在规定条件下,在规定时间内完成规定功能的能力。 “规定 条件”包括产品在使用过程中的环境和工作条件等;“规定时间”除了包含是广义 的时间,还可以包括是里程、次数等。“规定的功能”指的是定义的产品正常工作 的规格指标。电子封装产品在使用过程中会遇到振动、热应力,机械冲击、辐射 等物理作用,也可能遇到高温、潮湿、酸雾等化学作用,并且也可能要求电路能 够在低温、高温条件下进行正常工作,是否能够在这样的环境中正常工作是衡量 电子产品质量的重要指标。因此我们研究电子产品的可靠性,就是要考虑产品在 [9] 不同测试环境和条件下结合产品功能进行可靠性实验和分析 。 可靠性技术涉及下面四个问题:失效何时产生、失效因何产生、怎样防止失 效、电子产品期望达到的可靠性[10] 。 为确保封装可靠性,新器件在投产前需进行大量的可靠性测试。理论上讲, 测试应该在封装今后使用的环境中进行。但是,大多数情况下许多电子产品所设 计的使用寿命足够长,不可能在实际使用的情况下进行测试。在实验室中往往采 用加速实验来收集可靠性数据和检测产品的质量。在加速实验中,器件要比在正 常使用情况下经历更高的应力,通过加速失效机理,可以比实际条件下更快观察 到失效的模式,在较短时间内收集可靠性数据。 1.5.2 电子封装的失效机理 失效机理是指电子产品失效的根本原因,是引起失效的物理、化学过程。导 致电子封装产品失效的机理有疲劳、腐蚀和过应力等物理化学作用。失效机理对 应的失效模式通常是多样的,相同的失效机理会根据产品的不同,表现为不一样 的失效模式。电子器件在生产和使用过程中受到外界环境和工作条件的影响,内 部的材料会发生一些物理和化学变化,从而导致机械或者电性损坏,引起器件的 9 电子科技大学硕士学位论文 失效的机理有多种: (1) 在机械方面,包括一般的冲击、振动(如汽车发动机罩下面的电子装置)、 填充料颗粒在硅芯片上产生的应力、惯性力(如加农炮外壳在发射时引 信受到的力)等,这些负荷对材料和结构的响应有弹性形变、塑性形变, 弯曲 (BUCKLE)、脆性或柔性断裂(FRACTURE )、界面分层、疲劳裂缝产 生及增殖、蠕变及蠕变开裂等。 (2) 在热学方面,包括芯片粘结剂固化时的放热、引线键合前的预加热、成 型工艺、后固化、邻近元器件的重新加工(REWORK)、浸锡、波峰焊、回 流焊等,热负荷造成的影响在十材料的热膨胀,由于材料之间的CTE 失 配,引起局部应力,导致失效。 (3) 在电学方面,突然的电冲击(如汽车发动时的点火)、由于电压不稳和 电传输过程中突然的振荡(如接地不良)而引起的电流波动、静电电荷、 电过载或输入电压过高、电流过大,电负荷造成的电击穿、电压表面击 穿、电能的热损耗、电迁移,还会引起电锈蚀、由于枝蔓品生长而引起 的漏电流、电热降解等。 (4) 在辐射方面,封装材料中微量的放射性元素(如铀、钍等放射性元素) 引起的阿尔法粒子辐射,尤其对存储器有影响。 下面介绍是几种常见的引起电子器件失效的失效机理: 1 Kirkendall () 柯肯达尔效应( ):指两种扩散速率不同的金属在扩散过程中 会形成缺陷。在使用金线(Au )焊接铝盘(Al )的过程中,因为需要 采用超声热压焊工艺,金和铝在高温条件下相互扩散,由于两种金属 扩散速度的差异(Au 的扩散速度大于Al ),在金属界面中会形成区域 原子空隙,空隙增大到一定程度后形成空洞,空洞会导致键合强度大 幅降低和电阻增大,从而导致电子器件失效。 2 Au Al () 金铝化合物失效: 和 在经过长时间存放或者使用之后就会产生 多种金属化合物 (AuAl ,AuAl ,Au Al ,Au Al ),特别是白色的 Au Al 2 2 5 2 2 和紫色的 AuAl ,俗称白斑和紫斑,他们的材质是脆性的,导电性差, 2 是引起电子器件电性失效的主要因素。 (3 ) “爆米花效应”(Popcorn ):指在封装体内的水汽受到高温作用发生膨 胀,由于膨胀产生的过大应力使得封装体内各种材料之间发生分层或 者断裂,从而引起器件的失效。 10 第一章 绪论 (4 ) 电迁移:电迁移是指封装器件在工作过程中,在电流的作用下金属互 连线中的金属离子不断往一个方向移动,导致金属材料迁移,累积之 后在金属导体产生空洞或者凸点,导致电子器件开路或者短路,这种 现象就是这就是电迁移。电迁移产生的主要原因包括是金属内部结构 不均匀性和电流密度不均匀。 电子封装器件的失效机理通常有三种失效物理模型:反应论模型、应力强度 模型和疲劳损伤模型[11] 。 (1) 应力强度模型:当封装器件的受到的应力超过临界值就会发生失效。 随着时间的推移产品在初始阶段的安全余量越来越小,最终引起强度 的降低甚至失效。 (2 ) 反应论模型:电子封装器件化学、物理变化的机理有扩散、氧化、吸 附、位错、裂纹等;其中以阿列尼乌斯模型为代表的是由温度应力决 定的反应速度。 (3 ) 疲劳损伤模型:例如电子器件在热、功率循环载荷下焊点在应力/应变 下的疲劳断裂;在高温情况下焊点及金属材料发生的蠕变等都属于疲 劳损伤模型。电子封装器件在受到应力时在内部产生的疲劳损伤有两 种:一种当应力撤去后,损伤消失,是可恢复的;另一种是随着施加 的应力大小不同,对应的损伤程度不同,当损伤累积到一定程度,引 起电子封装器件失效,这种模式是不可恢复的。不可恢复模式是电子 封装中最常见的失效模式。 1.5.3 可靠性的研究方法 封装可靠性的研究是电子封装领域中关键的问题之一,为确保电子器件的长 期正常运行有着非常重要的意义。目前电子封装的可靠性研究方法有两种,包括 THB 实验研究和理论分析的方式。环境测试实验主要包括恒温恒湿测试 ( )、高压 蒸煮(PCT )、温度循环(TC )、冷热冲击(TS )、高温存储(HTS ),还有盐雾、 紫外线照射或者核辐射等,机械实验主要有跌落和碰撞实验等。 用于可靠性实验失效分析的仪器有: 用于失效分析实验的仪器主要有: (1) 外观检查:光学显微镜、金相显微镜、扫描电子显微镜和电子探针。 (2 ) 电性测试:IC 功能测试仪和直流特性图示仪。 (3 ) 无损检测:X-ra 和扫描声学显微镜 (C-SAM)。 (4 ) 失效定位:化学开盖机、机械探针和电子束测试仪等。 使用理论分析的方式主要是为了避免在可靠性样品制作完成之后的长时间和 11 电子科技大学硕士学位论文 高成本的可靠性实验。采用有限元软件模拟计算就可以得到新产品可靠性数据, 通过数据分析了解产品的失效机理并且通过软件模拟实现参数的优化,这样可以 节约大量研发成本,大大缩短了产品开发周期。常用的有限元软件有 ABAQUS 、 ANSYS 、MARC 和 NASTRAN 等电子封装模拟分析中[11] 。本论文主要通过实验的 方式研究叠层芯片的可靠性。 1.5.4 电子封装的失效分析 失效分析是通过电子、化学和物理方法对电子封装中的失效模式和失效机理 的研究。针对不同的失效机理,从而采取相应的措施加以改进,以改善成品率, 降低成本,提高产品性能及可靠性等。随着微电子封装技术的发展,器件的小型 化和多功能化要求更高的可靠性,相应的先进失效分析工具和手段也不断出现。 SEM C C-SAM FIB 如扫描电子显微镜 ( ), 模式超声显微镜 ( ),聚焦离子束 ( )等 微分析手段。失效分析的一般步骤为:首先详细记录失效现象,对样品进行光学 显微镜和超声显微镜等无破坏检测;随后进行开封或样品剖面的观察检测,对失 效的关键点进行结构和成分的物理和化学分析;结合以上得到的结果分析失效机 理,最后是根据失效机理找出设计、材料和工艺等的改进措施。 一个特定的失效模式是指由材料特性和周围环境等综合作用的一些过程所导 致的结果。这些过程称为这个特定失效模式的失效机理。现今电子封装中的电学 和化学反应也是引起热应力失效的重要因素[12] 。 1.6 本论文的目的和研究内容 三维叠层芯片封装是通过把两个以上的芯片在垂直方向上堆叠实现的,结构 比较特殊,叠层芯片封装的最关键是要考虑芯片和框架之间、芯片和芯片之间的 互联,芯片和塑封料直接的粘接。叠层芯片封装需要减薄芯片的厚度,这样做的 目的是在芯片数量增加的情况下保持塑封体厚度不变,从而不必对封装工艺进行 大变动。然而芯片厚度的减小会带来一些问题,包括芯片刚度的降低,在封装过 程中由于需要进行加热以及机械传输,产生的应力容易使芯片发生变形和断裂。 另外,由于叠层芯片整体厚度的增加,塑封料保护层厚度相应减少,芯片和材料 界面就更容易受到水汽侵入,而水汽的侵入则会导致材料之间分层和塑封体破裂 的问题。本论文的目的是对叠层芯片的可靠性进行研究。 论文首先分析叠层芯片封装的特点,总结出工艺难点,包括晶圆研磨后应力 发生翘曲和断裂,芯片的粘贴,低弧度引线键合,封装的潮敏感级别等,并根据 这些结论设计实验参数和方案。选择成熟的 TSOP (Thin Small Outline Package ) 12 第一章 绪论 封装形式,结合叠层芯片封装的特点,使用传统环氧树脂粘合剂和环氧树脂薄膜 两组芯片粘贴材料,设计封装流程,选择材料和设备,进行叠层封装工艺实验。 通过封装制程控制计划,对相应封装工艺进行跟踪,封装完成后使用 X-ra 射线和 C-SEM 检测,进一步确认叠层芯片封装的失效机制,提出工艺的改进方案。最后 使用合格的 TSOP 叠层芯片封装样品进行可靠性验证和研究,包括预环境测试处 理测试(precondition )、恒温恒湿测试(THT )、高加速应力测试(HAST )、高低 温循环测试 (TC )以及高温存放(HTS)实验。通过失效样品的分析以及分层失效机 理的研究,进一步提出可靠性优化方案。 13 电子科技大学硕士学位论文 第二章 叠层芯片封装的特点及工艺设计 2.1 晶圆减薄 晶圆减薄 (Wafer Thinning )是通过金刚石砂轮背部研磨 (Back grinding )的 方式把晶片的背面研磨变薄至所需厚度的。 叠层芯片封装要保证封装厚度不变,必须通过减薄芯片来实现。集成电路的 有效电路区通常都在芯片表面,功率较低,在运行过程中不会产生过高的热量, 电子器件对芯片厚度没有过高的限制,主要取决于塑封体的厚度,塑封体的厚度 通常在 1mm 左右,单芯片封装使用的芯片厚度可以在 300µm 以上,然而叠层封装 芯片厚度一般为200µm 以下,晶圆研磨减薄后容易变形和崩裂是需要考虑问题[13] 。 2.1.1 晶圆研磨翘曲的问题和设计 2.1.1.1 翘曲的产生 经验证明,由机械切削造成的损伤层引起减薄后晶圆翘曲,这是因为硅材料 片是单晶硅片,硅原子按金刚石结构周期排列,而背面减薄就是通过机械切削的 方式对晶圆背面进行切削,切削必然会在晶圆背面形成一定厚度的损伤层,损伤 层的厚度与砂轮金刚砂直径成正比,背面损伤层的存在,破坏了晶圆内部单晶硅 的晶格排列,使晶圆的内部存在较大的应力,晶圆很薄时,晶圆自身抗拒上述应 力的能力就很弱,体现在外部就是晶圆翘曲。晶圆翘曲与粗糙度、研磨轮金刚砂 直径及晶圆直径成正比。如果晶圆厚度越大,晶圆自身抗拒内部应力的能力越强。 2.1.1.2 超薄晶圆减薄的特点 通过机械研磨来减薄晶圆的厚度是普遍使用的一种技术,由于超薄晶圆研磨 需要在粗磨之后再通过较细的金刚砂颗粒 (一般小于 20µm )来研磨,研磨过程中 会产生较大的摩擦力,因此会伴随着较高的热量产生,晶圆研磨示意图如图 2- 1 所示。 14 第二章 叠层芯片封装的特点及工艺设计 图2-1 晶圆研磨减薄示意图 如前所述,在封装单芯片的过程中,芯片厚度通常大于 300µm ,研磨过程的 应力磨损对芯片的功能不会有影响,分为粗磨和细磨两个阶段:粗磨可以选择较 大的金刚砂颗粒(40µm 以上),粗磨对晶圆背面造成粗糙度为大概 1.5µm 的损伤 层。细磨可以使用小于 20µm 的金刚砂颗粒,造成的损伤层大概在 0.5µm 左右。 对于厚晶圆的研磨,由于选择的金刚砂颗粒较大,研磨过程会产生很大的应力, 6 200µm 即使对于 英寸的晶圆,研磨过后产生的翘曲可达到 ,但是由于研磨后的 厚度依然达到 300µm 以上,因此芯片的电路不会受到后续封装制程的影响。 对于三维堆叠芯片封装的芯片,必须将其厚度控制在小于 200µm 的水平。如 果使用和单芯片封装一样粗细的金刚砂颗粒研磨轮,以 8 英寸的晶圆为例,完成 研磨后的翘曲度可达到 1500µm 或更多。薄晶圆背面粗糙度高,这对于晶圆这样的 脆性材料的影响是很大的,在芯片贴装、焊线和注塑的应力环境中受到震动或外 力破坏时会造成芯片的断裂,影响产品的良率和可靠性。 为了能够降低晶圆减薄对三维芯片堆叠封装的影响,需要选用直径较小的金 刚石颗粒进行细磨,这样可以将研磨后背面的损坏层粗糙度降低到 0.2µm 以下。 细磨这个过程可以用来去除大部分的粗磨损伤,但是由于在细磨使用的金刚石颗 粒较小,研磨过程中的压力较大,会产生热量,其中的应力会对晶圆造成细微的 损伤,导致晶圆翘曲。使用这样的工艺中完成 8 英寸晶圆处理,如果目标厚度为 200µm ,研磨完成后翘曲度会降低到 180µm 左右[13] 。 图2-2 是使用不同的金刚砂颗粒研磨轮减薄后,在光学显微镜下观察晶片背面 的情况。可以看出,晶片背面的损坏较小的砂轮金刚砂颗粒越小,随着粒径减小 的粗糙度减小,使用金刚石颗粒小于6µm 轮研磨粗糙度明显小,基本上达到镜面 效果。 15 电子科技大学硕士学位论文 图2-2 不同粗细颗粒研磨的晶圆背面情况 2.1.1.3 晶圆减薄工艺设计 通过分析晶圆的翘曲的原因得出,减少由机械研磨所造成的损害,可以减少 晶圆减薄后的翘曲。因此根据晶圆减薄的厚度来使用适当的砂轮是解决问题的关 键,如果晶圆的目标厚度越小,就选择具有较细金刚石颗粒的砂轮,这样,晶圆 背面越光滑,产生的应力也就越小,从而解决翘曲的问题。 2.2 晶圆切割 超薄晶片切割的主要问题是芯片裂纹,裂纹通常可以分为两种,一种是明显的 裂纹,如果伤及有效电路区,将直接导致芯片失效,如图 2-3 所示。另外一种是微 小裂纹,它没有伤及效电路损伤,也不容易通过光学检查观察发现,但这样会存 在严重的可靠性问题[14] 。 图2-3 芯片崩裂 16 第二章 叠层芯片封装的特点及工艺设计 2.2.1 崩裂产生的原因 切割刀的齿状刀刃是由金刚石颗粒覆盖的而成,在切割时,金刚石颗粒不断 的剥落更新,以保持切割刀刀刃锋利,这样切割时应力较小,切割道比较平滑, 如图 2-4 所示。 图2-4 平滑切割道 如果是磨料颗粒没有及时更新,切割刀变钝,切削温度高,压力过载会导致 芯片破裂,因此可以看到切割道有较大的毛刺,如图 2-5 所示。 图2-5 切割道毛刺 背面碎裂,即背崩现象。在切割过程中由于较大的应力在背面的割道产生碎 裂,背崩不会影响厚芯片表面的电路区,但是超薄芯片则会受到影响。如图 2-6 所示。 17 电子科技大学硕士学位论文 图2-6 背崩现象 2.2.2 晶圆切割工艺设计 从上面的分析可以得出,裂纹的主要原因是切割刀过载,所以如果要解决切 割过程的裂缝缺陷,就要想办法降低切割过程中的应力。在切割较厚的晶圆时 200µm ( 以上),切割刀可以通过自动校正,即金刚石晶粒磨损,剥落和更新,崩 裂问题可以及时解决,除非金属电路划线槽实在是太多了,需要更换专用切割刀。 但在切割超薄晶圆时(厚度 200µm 以下),由于背面到正面有效电路区的距离较小, 背崩和裂缝很容易导致芯片电路失效,因此,对薄的晶圆的处理,关键是考虑如 何消除切割过程中的裂缝。 (1) 单切割工艺 单刀工艺关键是要考虑如何让切割刀保持锋利,因此金刚砂与刀刃的结合强 度不宜过高。这样可以使切割刀在切割的过程中金刚石晶粒容易剥离和更新,从 而确保切割刀的锋利度。此外,使用较细的金刚砂颗粒,也容易剥落更新,切割 毛刺会小,但是当金属电路划线槽过多,或背面的晶片复合体,例如经过蚀刻等 工艺,单刀切割之后,背面将有细微的背崩存在。 (2 ) 双刀具切削过程 是利用两种不同的切割刀开槽和切割。首先使用一个刀切开一定深度的槽在 晶片的表面上,然后通过另一个刀切割将芯片切开,如图2-7 所示。 18 第二章 叠层芯片封装的特点及工艺设计 图2-7 双刀切割工艺示意图 开槽刀可以考虑使用容易剥落更新的较小金刚石颗粒,中等强度的粘合剂, 在较浅的切割过程,由于表面冷却水的作用,产生的应力较小,即使芯片切割道 中存在电路,不会产生过应力的情况。在切割道中的电路被开槽刀切割之后,留 下了单晶硅片槽,切割刀使用标准的刀片就可以。 2.3 芯片贴装 三维叠层芯片封装是通过把两个以上的芯片在垂直方向上堆叠实现的,因此 就需要考虑如何将芯片粘贴到芯片上,以及叠层芯片的引线键合对芯片贴装的位 置精度提出的更高要求。叠层芯片封装的芯片贴装需要考虑以下几个方面: 1 () 确定芯片的厚度和切割薄膜 在一般情况下,对于 DIP 塑封体较厚时(大约 4mm) ,在密封的塑封体中的芯 片厚度为 400µm ;SOP/QFP 表面贴装,塑封体厚度为约 2mm ,塑封体中芯片厚度 为 300µm ;对于 TSOP 封装系列,塑封体较薄 (约为 1.0mm),如果用普通的单芯 片封装,芯片厚度可以在 300µm 以上,但由于双芯片叠层贴片的堆叠芯片封装, 考虑到焊盘平面到封装体顶部引线mm ,芯片表面到塑封体表面的 距离为 100µm ,因此芯片的厚度不能大于200µm ,所以芯片强度下降,如果在贴 片时受到较大外力力作用时会导致芯片破裂,因此切割片膜应该选择使用粘合剂 强度较小的。 2 () 提高定位精度 叠层芯片封装的产品,特别是多层芯片的情况下,引线键合多,对焊线的精 度提出了很高的要求,我们必须控制好芯片贴片的位置,因此贴片过程中就需要 考虑两个方面,第一是设备抓取芯片的位置,使用单顶针会使芯片位置不稳定, 可以通过增加顶针的方式解决。第二是安装在该芯片的位置,原来是点胶的方式, 19 电子科技大学硕士学位论文 在贴片之后可能会产生轻微的位移,这样不能保证芯片的平整度,通过扩大点胶 的范围即写胶的方式,可以减少贴片的移动,确保贴片位置的精度和稳定性,如 图2-8 所示。 图2-8 不同的写胶方式 (3 ) 芯片贴片材料的选择 有两个主要的芯片贴片材料,一种是环氧树脂混合液,另外一种是环氧树脂 薄膜。液体环氧树脂的流动性强,很容易扩散,常有不均匀的树脂层,参数控制 更加困难,同时也有一个非常致命的缺陷,在芯片封装中容易破裂。环氧树脂薄 膜与液体环氧树脂混合不同,只需要将芯片连接到的引线框架,大大简化工艺, 减少污染的芯片,芯片的破裂风险和框架氧化。虽然液体环氧树脂工艺复杂,使 用率低,但由于成本低于环氧树脂薄膜仍然具有实际的应用价值。 4 () 胶层的厚度和固化条件 三维堆叠芯片封装使用两个或两个以上的较大和较薄的芯片,其抗应力能力 较低,引线框架和芯片之间的膨胀系数存在差异,过度的应力会导致芯片弯曲断 裂。作为胶粘合材料的,可以在热膨胀硅系数差异较大的芯片和引线框架之间起 到缓冲的作用。但是如果胶层的厚度较小,对改善的膨胀系数差异的引起应力不 会起作用。因此必须将胶层的厚度控制在一定区间,通常是 25µm ~35µm 。通过贴 片之后的固化,可以有效的消除不同材料之间的应力,因此必须控制好固化温度 并设置好固化温度曲线。通常使用的温度曲线包括从升温曲线、固化温度和降温 曲线 引线键合 叠层芯片封装的引线键合由于受到空间的限制,必须控制好线弧的高度,需 要引入低弧度键合的技术;另外叠层芯片之间的引线键合与传统的芯片到框架的 键合不同,因此需要使用新的焊线工艺来满足芯片之间引线 第二章 叠层芯片封装的特点及工艺设计 2.4.1 超低弧度引线键合 叠层芯片的引线键合是受到包括顶部的引线到塑封体表面高度限制,以及不 同焊线层之间高度的限制。过高的焊线弧度会导致露线或者引线间短路的缺陷, 特别是在多个叠层芯片封装中,随着芯片层级的增加,焊线的层级也会增加,在 特定厚度的塑封体内,引线的空间越来越小,对低弧度焊线的要求尤为突出。另 外,引线最高的弧度,通常不高于芯片的厚度。 反向键合是实现低弧度键合的主要方式,它与广泛应用的正向键合差异在于, 在正向键合过程中,第一焊点放置在芯片金属焊盘键合区上,管脚为第二焊点。 反向键合过程是在芯片键合区域打第一焊球,然后引脚作为第一焊点,芯片键合 区的作为第二焊点,如图2-9 所示。 图2-9 低弧度反向键合技术 与反向键合相比,标准的正向键合由于少了焊球的动作,因此正向键合键合 的效率更高,引线之间的间距也更易于控制,但是正向键合无法有效控制线弧的 高度。反向键合过程中的金线反拉过度会导致引线颈部裂缝,这些裂缝会导致可 靠性问题。使用标准的 1mil 的金线键合过程中,获得最小的弧高约 125µm ,而在 使用更好的焊接设备,并优化参数,可以将引线键合线µm 的范围。 除了较低的弧高之外,反向键合在引脚的第二焊点处还形成了较大的间隙。 在梯形体叠层芯片结构中,把较小的芯片置于较大的芯片顶部,顶部的芯片弧形 到底部芯片边缘,需要有足够的间隙,这通常需要做一个平台模式的弧形。在接 近第二焊点的弧形中,要求一个比较大的角度,因为弧形的支座点是第一焊点, 因此这比做接近于第一焊点的弯曲要困难得多。当弯曲角增大时,弧度受到更大 因此比做接近第一焊点的弯曲要困难得多,当弯曲角度增大时,弧度受到更大倾 21 电子科技大学硕士学位论文 斜和断裂威胁。当底部芯片比顶部芯片大很多并且第二焊点引线非常接近芯片边 缘时,会使此问题变得恶化,可以使用反向键合来解决这一问题,因为反向键合 提供了急弯角和较高的弯曲高度。传统的正向键合技术的又一替代技术是最新研 究的叠合式正向键合法。叠合式正向法为叠层芯片封装提供了一种超低弧度、正 向键合技术,这种技术除了提供比传统的正向键合低的弧高和较少的颈部损坏之 外,与反向球焊相比,降低了敏感芯片上的键合区损伤,还提供了较高的产量, 由于在第一焊点的低变形,叠合式正向法也提供了比反向球焊更细间距的能力, 在此应外中可以得到低于 75µm 的弧高,表2-1 提供了 3 种所描述的弧形类型的 比较状况[13] 。 表 2-1 引线键合线弧不同类型比较 弧形轨迹 最小弧高(µm ) 生产效率 金线间距 标准正向弧形 100 最高 最小 叠合正向弧形 75 较慢(比正向弧形慢 最小 10%~15%) 反向弧形 50 较慢(比正向弧形慢 较小(比正向大 25%~45% ) 10µm ) 2.4.2 芯片间的引线键合技术 与原有的从芯片到引线框架的键合相比,叠层芯片封装中芯片间的引线键合 由于在键合材料的不同,在参数设置上存在较大的差异。有很多参数设置和材料 的关系结合方式和,铜引线框架作为一个例子,第二个点在键合区域上的参数和 铝垫的焊接参数存在差异,主要是在引线框架上焊线时,引线键合的功率和压力 远大于在铝垫的参数。如果在芯片的铝垫上使用和框架上相同的参数,铝垫及下 方的有效电路将受到损坏,所以要降低芯片上铝垫的焊线压力和功率参数。 为了避免第二焊点对芯片表面的造成损伤,芯片互连需要先在第二焊点的铝 垫上焊一个球。方法与反向键合这种模式类似,即在第二焊点上焊球,然后从第 一个焊点到第二点线连接,因为第二焊点先打有金球,参数会比的正常键合模式 设立第二焊点更小,可有效保证第二焊点芯片上的铝层不受大的影响。 2.5 叠层芯片封装的潮敏级别 MSL Moisture Sensitivit Level 潮湿敏感度等级 ( )是为了给表面贴装器件提 供一种抗湿能力的分类标准,以便能够有针对性的对元件进行封装、运输、存储 22 第二章 叠层芯片封装的特点及工艺设计 和处理,避免在使用过程中出现事故。根据 JEDEC 标准,通过不同的测试条件来 定义不同的 MSL 等级。测试流程包括选择良品的进行 C-SAM ,确认没有脱层现 象,然后进行烘烤排除湿气,再根据 MSL 等级进行加热加湿测试,见表 2-2 ,然 后通过 3 次 IR-Reflow ,最后进行 SAT 检查及电性测试。如果通过测试则表明器件 符合相应的 MSL 等级。 表 2-2 存放期限与测试条件 叠层芯片封装中的 MSL 验证与传统单芯片封装的 MSL 验证的差异取决于产 品结构、工艺制程和封装材料 3 类因素。 2.5.1 封装材料与潮敏级别 在电子封装制程中,引线框架、贴片胶,塑料材料和芯片是影响封装产品潮 敏级别的主要材料。 (1) 引线框引脚密集程度将直接影响电路的 MSL 的验证,管脚越密,树脂 的接触面越大,产生分层的可能越大。如果内引脚越密,连接上部和 下部的塑料树脂还少,可靠性相对较差。因此,多针细间距引线框架 一般只有高流量,高粘附的塑料材料,来实现提高可靠性的 目的。引 线框架的 MSL 的影响表面粗糙度的一个因素,边缘毛刺突出引脚直接 内引线键合和树脂的不足,导致在销的内边缘分层。 2 () 贴片胶中通常会有稀释剂,它的主要作用是让贴片过程中能更容易的 写胶。但是同时它具有挥发性,在加热过程中挥发并附着在材料界面, 导致分层的产生,因此验证 MSL 时选择挥发量小的贴片胶。 3 MSL () 对 影响最大的封装材料是塑封料,塑封行业的材料,有太多的选 择,包括高强度,低吸水树脂可以改善 MSL 水平及产品的可靠性。通 常使用的塑封料在空气中都有一定的吸湿性,水汽会进入封装体内, 23 电子科技大学硕士学位论文 当水分达到一定的量时,在外界热作用的情况下产品分层或者破裂。 如图 2-10 所示。 图2-10 分层和开裂现象 湿气在高温条件下的膨胀是造成发生分层的主要因素,特别是薄型叠层芯片 封装,塑封体表面与芯片上表面的距离不到 0.5mm,塑封体的抵抗湿的能力很弱。 湿气可通过塑封材料或沿引线框架与塑封料界面渗透到塑封体内,造成塑封器件 的脱层。如果塑封料与引线框架粘附良好,湿气只能通过塑封材料渗透进入塑封 体内。但是如果在组装过程中的发生异常外力和应力,如引线键合高温氧化、应 力消除不充分或过大的切筋力使引线框架翘曲等问题,使粘附性能降低,就会在 封装的外表面产生剥离和微裂纹,水汽就更容易从这些纹路进入塑封体内,从而 对内部电路造成影响。 / 对于塑封环氧树脂与芯片 框架等界面,在环氧树脂因为水汽侵入而水解后, 界面的化学结合力降低,导致分层的发生。不同的塑封料对潮气反应也不同,如 果在环氧树脂化合物由于加入了硅铜调节剂,可以减小应力,但是它对水汽的变 化比普通的塑封材料更敏感,玻璃化温度降低也会增加水汽的侵入机会。 铜合金引线框架经过封装制程的高温环境,表面就会被氧化,不规则和

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